DAFTAR ISI
1. Jurnal
2. Alat Dan Bahan
3. Rangkaian
4. Prinsip Kerja
5. Video Percobaan
6. Analisa
7. Link Download
1. Jurnal
2. Alat Dan Bahan
3. Rangkaian
Switch B0 Logika 1
Switch B0 Logika 0
4. Prinsip Kerja
Pada pratikum percobaan 1 ini dimana Asynchronous Binary Counter 4 bit dengan 4 buah IC J-K Flip flop yaitu saat
input T- flip flop (input J dan K disatukan) pada JK flip flop dihubung
power, maka output IC akan toogle, namun karena lC JK flip flop
memiliki input clock, maka Output toogle pada masing-masing IC akan
berubah sesuai aktif pada clock yaitu aktif low (Fall time).
Pada
pengendalian clock percobaan 1, clock hanya di input kan pada Jk Flip
flop pertama, sehingga saat T Flip-plop dihubung power, dan clock
mula-mula dari nol ke rise time , maka output JK Flip flop pertama tidak
terjadi peruba han (tetap 0), begitupun pada Jk flip flop kedua sampai
Keempat (tetap 0), maka, mula mula output percobaan berawal dari nol.
Saat
Clock dalam kondisi fall time, maka output JK flip Flop pertama akan
naik ke 1, pada Jk Flip flop kedua tidak terpengaruh apapun karena input
clock ic kedua diperoleh dari output jk flip flop pertama sehingga
clock IC kedua dalam kondisi rise time sehingga output IC kedua
berlogika 0, begitupun seterusnya pada IC ketiga dan ke empat diperoleh
secara bergilir pada kenaikan atau penurunan pencacahan output 4 bit
dari flip flop.
5. Video Percobaan
6. Analisa
1. Analisa output percobaan berdasarkan ic yang digunakan?
Pada
rangkaian percobaan 1, dirangkai Asynchronous Binary Counter 4 bit
dengan 4 buah IC J-K Flip flop tipe 74LS112 yang dimana pada
masing-masing JK Flip-flop diposisikan secara horizontal. JK flip flop
74LS112 ini terdiri dari 5 imputan yaitu set (S), Reset (R), J, K, dan
clock, lalu memiliki 2 output yaitu Q dan Q'. Input R dan S dihubung
secara serempak pada 4 buah JK flip flop terhadap saklar SW-SPDT yang
terhubung power dan ground, Input J dan K pada setiap JK flip flop
dihubung serempak terhadap power. Input clock hanya dihubungkan dengan
clock terhadap clock JK flip-flop pertama (ujung), namun untuk input
clock JK flip-flop kedua sampai ke empat diinput kan dari output Q JK
plip-flop sebelumnya. Setiap masing-masing Output Q JK flip flop
dipasang probe sebagai pencacah biner. 4 bit counter.
Pada
input R dan S diinputkan saklar pada switch power sehingga input R dan S
yang seharusnya input aktif low diberi input aktif high, maka akan
terjadi input sinkron dimana input J dan K mengambil kendali pada
output.
Pada
input J dan K masing-masing IC JK Flip Flop dihubung secara serempak
terhadap power, maka input JK pada setiap JK Flip-Flop akan membentuk
rangkaian T flip-flop berlogika 1 sehingga outputan dari IC jkflip-flop berupa toogle. Lalu
clock hanya di inputkan pada jk flip-flop yang pertama (ujung) yang
dimana input clock pada IC Jk plip-flop berupa input aktif low yaitu
fall time, maka output dari Jk flip-flop yang berupa toogle akan
dikendalikan oleh kondisi fall time pada masing -masing clock.
Sistem
kerjanya yaitu saat input T- flip flop pada JK flip flop dihubung
power, maka output IC akan toogle, namun karena lC JK flip flop memiliki
input clock, maka Output toogle pada masing-masing IC akan berubah
sesuai aktif pada clock yaitu aktif low (Fall time).
Pada
pengendalian clock percobaan 1, clock hanya di input kan pada Jk Flip
flop pertama, sehingga saat T Flip-plop dihubung power, dan clock
mula-mula dari nol ke rise time , maka output JK Flip flop pertama tidak
terjadi peruba han (tetap 0), begitupun pada Jk flip flop kedua sampai
Keempat (tetap 0), maka, mula mula output percobaan berawal dari nol.
Saat
Clock dalam kondisi fall time, maka output jk flip Flop pertama akan
naik ke 1, pada Jk Flip flop kedua tidak terpengaruh apapun karena input
clock ic kedua. diperoleh dari Dutput jk flip flop pertama sehingga
clock IC kedua dalam kondisi rise time sehingga output IC kedua
berlogika 0, begitupun seterusnya IC ketiga dan ke empat tetap 0 (nol).
Berdasarkan
percobaan rangkaian dan timing diagram output terhadap IC yang
digunakan diperoleh perubahan output secara berkala yang berarti output
yang diperoleh memiliki delay time pada setiap perubahan output. Karena
output perubahan IC pertama bergantung pada clock, lalu IC kedua sampai
ke empat outputnya bergantung pada output IC sebelumnya terhadap input
clock nya, maka delay time pada perubahan output masing-masing IC
diperoleh dari kelipatan fall time clock dari output sebelumnya.
Untuk
output IC pertama (H0) akan berubah saat Fall time clock pertama, untuk
output IC kedua (H1) Karena kelipatan fall time output IC sebelumnya,
maka akan berubah saat fall time clock kedua. Untuk output IC ketiga
(H2) akan berubah saat kelipatan output IC kedua, maka akan berubah saat
fall time clock ke empat. Untuk output IC keempat (H3) akan berubah
saat kelipatan output IC ketiga, maka akan berubah saat fall time clock
ke 8 (delapan).
Maka
berdasarkan percobaan dan timing diagram, output akan mengalami
kenaikan pencacah nilai biner 4 bit yang mewakili 4 output IC counter Jk
Flip Flop yaitu dari output jk plip-flop pertama mewakili bit pertama
dalam biner 4 bit hingga Jk flip plop ke empat mewakili bit ke empat.
Sehingga dari output IC percobaan di peroleh kenaikan dari 0000, 0001,
hingga ke 1111 yang dimana kenaikan pencacahan angka output biner ini
disebut counter up pada kenaikan dari bilangan ke nol (o) hingga Ke-15
(0-15).
2. Analisa sinyal output yang dikeluarkan jk flipflop kedua dan ketiga?
Pada
keluaran sinyal dari JK Flip flop kedua sampai keempat di peroleh dari
output JK Flip-Flop sebelum nya pada input clock IC kedua sampai ke
empat.
Pada
sinyal output Jk Flip kedua diperoleh saat input clock Jk Flip Flop
kedua memperoleh input dari Output Q dari Jk Flip flop pertama, jika
kita ketahui input clock Jk flip flop berupa aktif low dan delay time
perubahan output gk Flip Flop kedua sampai ke empat adalah kelipatan
fall time clock dari JK Flip flop sebelumnya, maka pada Jk Flip flop
kedua, sinyal output akan berubah saat input clock diperoleh dari Output
Q JK Flip Flop pertama, sehingga diperoleh delay time pada jk flip plop
kedua, outputnya dari kelipatan fall time dari clock pertama, yaitu
fall time clock Kedua (kelipatan 1)
Pada
Jk Flip-Flop ketiga, sinyal output nya akan berubah saat input clock JK
Flip Flop ketiga diperoleh dari Output Q Jk flip flop kedua , maka
diperoleh delay time pada keluaran sinyal Jk flip flop ketiga yang
dimana Outputnya akan berubah dari ketipatan fall time clock kedua,
yaitu diperoleh fall time Clock ke empat (4) (kelipatan 2). Maka antara sinyal Output Jk Flip Flop 2 dan 3 terjadi secara bergilir.
7. Link Download
HTML Download
Datasheet IC 74LS112 Download
Datasheet IC 7493 Download
Rangkaian Download
Video Percobaan Download
0 komentar:
Posting Komentar